Samsung 電子は、パネルレベルパッケージング（PLP）技術の商用化を加速させ、スマートフォンやウェアラブルデバイスから人工知能データセンター向けの大型半導体パッケージング分野にその適用範囲を拡大しています。Samsung 電子の半導体パッケージング事業の上級エンジニア、Lee Hee-seok氏は「ASPS 2026 半導体パッケージングトレンドフォーラム」で、同社がモバイルデバイス市場で蓄積した大サイズパネルの量産経験を活かし、関連技術をAI用の超大型パッケージ市場に展開することを明らかにしました。
PLP技術の生産効率は従来のウェーハパッケージングの5倍以上
ファンアウト型パネルレベルパッケージング（FO-PLP）は、四角いパネル上でチップパッケージングを行うプロセスで、従来の円形ウェーハ上で行うファンアウト型ウェーハレベルパッケージング（FO-WLP）に比べて、生産効率が大幅に向上するという最大の利点があります。円形ウェーハはチップを切り出す際にエッジ部分が無駄になるのに対し、四角いパネルは構造上ほとんどエッジロスがありません。業界の統計によれば、12インチ（300mm）ウェーハを基準にした場合、PLP方式では通常5倍以上のチップを生産できます。
Samsung電子は以前にこの技術をGoogle Pixelスマートフォンの一部のモバイルアプリケーションプロセッサのパッケージングや、Galaxy WatchのExynos W1000ウェアラブルAPに適用しており、関連製品はすべて415 × 510mmの大サイズパネルで生産されています。しかし、パッケージングの需要がスマートフォンからAIサーバー分野に広がるにつれて、技術的な難易度も同時に上昇しています。AIサーバー用の半導体パッケージングはサイズが大きく、複数のロジックチップと高帯域幅メモリ（HBM）を統合する必要があり、歪みや厚さの均一性、パネル全体の位置合わせなど、厳格な歩留まり管理の試練を構成します。
Samsungの415×510mmパネル面積はTSMCの2.2倍
PLPパネルサイズの選択において、SamsungとTSMCは全く異なる技術路線を進めています。TSMCが現在推進しているFO-PLPパネルサイズは310 × 310mmで、2027年に試作を行い、2028年下半期に商用化を実現する計画です。一方、Samsung電子は、すでにモバイルデバイスの量産で検証された415 × 510mmパネルを引き続き使用します。
面積の比較から見ると、TSMCの310 × 310mmパネルの面積は約96,100mm²であり、Samsungの415 × 510mmパネルの面積は約211,650mm²です。Samsungのパネル面積はTSMCの2.2倍です。理論的には、パネルが大きいほど、一度にパッケージングできるチップの数が増え、生産効率も向上します。しかし、Lee Hee-seok氏はフォーラムで、Samsungがこのパネルサイズを維持し、TSMCが2028年頃に量産を予定していることを述べ、関連するスケジュールもSamsungの計画に近いことを示しました。
ガラス基板は最速で2029年に登場、2030年がより現実的
AI半導体の大型化が進む中、Samsung電子はガラス基板などの次世代パッケージング技術の研究開発も進めています。従来の有機材料に比べ、ガラスはサイズの安定性において優れた特性を持ち、熱膨張係数をシリコンに近いレベルに調整でき、大型パッケージングの歪み現象を制御するのに役立ちます。Lee Hee-seok氏はガラス基板の商用化のタイムラインについて予測を行い、最速で2029年に登場する可能性があるが、2030年頃がより現実的だと述べました。パッケージングサイズが増大するにつれて、サイズ管理がますます困難になり、ガラス基板は関連する課題を克服するための有効なソリューションとなることが期待されています。
ハイブリッドボンディング技術が接続間隔を10μm以下に圧縮
パッケージングの大型化と同時に、Samsungは垂直方向の高密度統合技術の開発も進めており、その代表的な技術がハイブリッドボンディング（Hybrid Copper Bonding, HCB）です。HBMは複数のDRAMチップを垂直に積み重ね、シリコン貫通孔（TSV）とマイクロバンプを介して層間接続を実現します。積層層数が多いほど全体のパッケージ高さが増し、熱管理の問題も悪化します。ハイブリッドボンディング技術はマイクロバンプを省略し、銅パッドによる直接接続方式を採用することで、マイクロバンプ方式の接続間隔が約20〜25μmであるのに対し、ハイブリッドボンディングは間隔を10μm以下に圧縮し、同じ積層層数の下で全体の厚さを低減し、熱特性を改善し、電気性能を向上させるのに寄与します。
さらに、Samsungはハイブリッドボンディングを通じてHBMの積層構造を変更する可能性も探求しており、ロジックチップを底部からHBM積層の最上部に移動させることを試みています。従来のHBM構造ではロジックチップが最下層に配置され、DRAMチップが順次上に積み重ねられますが、ロジックチップを上に移動させると、マイクロバンプ方式では電源供給と信号接続に追加のTSVが必要となり、新たなボトルネックが生じます。しかし、ハイブリッドボンディング構造では、積層厚さが大幅に縮小されているため、ロジックを上に移動させることで電源供給経路を短縮し、同時に熱管理経路を最適化できます。Lee Hee-seok氏は、ハイブリッドボンディングが接続間隔を20〜25μmから10μm以下に縮小するだけでなく、HBMパッケージ構造の革新に対しても大きな可能性を提供することを指摘し、その中にはロジックチップの上部配置方案も含まれています。
| 項目 | 規格 |
|---|---|
| PLPパネルサイズ（Samsung） | 415 × 510mm |
| PLPパネルサイズ（TSMC） | 310 × 310mm |
| Samsungパネル面積 | 211,650mm² |
| TSMCパネル面積 | 96,100mm² |
| マイクロバンプ接続間隔 | 20〜25μm |
| ハイブリッドボンディング接続間隔 | 10μm以下 |
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